半導体製品開発のデジタル回路の設計リソースや、CADツールが不足されているお客様に向けた、当社の設計リソースと保有するCADツールを研究や開発にご活用いただけるサービスです。
Hard Ware 記述言語もしくはNet list と、Place And Route (配置配線) に必要な制約条件により、Netlist、SDF、GDS、DFT、設計報告書を提出させていただきます。
また、レイアウト検証、Power解析などレイアウト設計の一部分の工程のみのサービスも提供させていただきます。
ミックスドシグナル品種のデジタルインプリ実績があり、チップTOPもしくはブロックレイアウト対応が可能です。
インターフェース
プロセス実績
ゲート規模
最大 : 1 Mゲート程度
インプリメンテーション工程
P&R (配置配線)
例1
プロセス: 弊社 0.35 µm
ゲート規模: 20 Kゲート
MixedSignal
ロジックブロック レイアウト
例2
プロセス: 他社 0.18 µm
ゲート規模: 100 Kゲート
MixedSignal
チップTOP レイアウト
例3
プロセス: 他社 150 nm
ゲート規模: 500 Kゲート
MixedSignal
チップTOP レイアウト
例4
プロセス: 他社 110 nm
ゲート規模: 400 Kゲート
CIS
ロジックブロック レイアウト
上記インプリメンテーション工程の部分的な対応や、ツール実行のみをお請けいたします。
例) レイアウト検証 (DRC、LVS) 実行、Power解析 (IR-Drop/ EM) 実行、等