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デザインサービス
お客様の半導体設計をサポート
半導体製品開発のデジタル回路の設計リソースや、CADツールが不足されているお客様に向けた、当社の設計リソースと保有するCADツールを研究や開発にご活用いただけるサービスです。
Hard Ware 記述言語もしくはNet list と、Place And Route (配置配線) に必要な制約条件により、Netlist、SDF、GDS、DFT、設計報告書を提出させていただきます。
また、レイアウト検証、Power解析などレイアウト設計の一部分の工程のみのサービスも提供させていただきます。
サービス内容
デジタル・インプリメンテーション
ミックスドシグナル品種のデジタルインプリ実績があり、チップTOPもしくはブロックレイアウト対応が可能です。
インターフェース
- 受領 (Input) : RTLまたはNetlist, タイミング制約, フロアプラン情報, IP, Library, etc.
- 提供 (Output) : Netlist, SDF, GDS, DFT (ATPG) パターン, 報告書
プロセス実績
- 弊社Fab : 0.35 µm ~ 0.6 µm
- 他社Fab : 110 nm ~ 180 nm
ゲート規模
-
最大 : 1 Mゲート程度
インプリメンテーション工程
- 論理合成
- DFT (SCAN,ATPG,MBIST)
-
P&R (配置配線)
- 寄生RC抽出、遅延計算 (SDF)、XTalk (SI) 解析
- STA (静的タイミング解析)
- Power解析 (IR-Drop/ EM)
- レイアウト検証
- ※各ツールで使用するライブラリ開発もご対応いたします。
デザイン事例
例1
プロセス： 弊社 0.35 µm
ゲート規模： 20 Kゲート
MixedSignal
ロジックブロック レイアウト
例2
プロセス： 他社 0.18 µm
ゲート規模： 100 Kゲート
MixedSignal
チップTOP レイアウト
例3
プロセス： 他社 150 nm
ゲート規模： 500 Kゲート
MixedSignal
チップTOP レイアウト
例4
プロセス： 他社 110 nm
ゲート規模： 400 Kゲート
CIS
ロジックブロック レイアウト
ツール実行
上記インプリメンテーション工程の部分的な対応や、ツール実行のみをお請けいたします。
例) レイアウト検証 (DRC、LVS) 実行、Power解析 (IR-Drop/ EM) 実行、等
サービスに関するお問い合わせ