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半導体試作サービス (シャトルサービス)

ファウンダリは日本国内の0.6 µm と0.35 µm のプロセスをご用意しています。プロセス適合性確認、IP開発にもご活用ください。
基本的なアナログIP、デジタルIP、IOセルも提供可能です。詳細はお問い合わせください。

複数のお客様が同じレチクルを共有

また、お客様の設計をサポートするデザインサービスも提供しております。
さらに当シャトルサービスでの試作評価後に製品化が決定した際には、マニュファクチャリングサービスでの少量生産や量産化のファウンドリもご相談ください。

2020年度シャトル計画

スケジュールはお問い合わせください。

特徴

項目 0.6 µm (RIS600) 0.35 µm (RIS350)
FAB リコー電子デバイスやしろ工場 (兵庫県加東市)
PDK, IP *1 Analog / Digital / IO
(Cadence)
Analog / Digital / IO
(Cadence or Silvaco)
標準エリアサイズ (スクライブライン含む) 4.8 mm × 6.0 mm (0.6 µm) 5.1 mm × 5.1 mm (0.35 µm) 
チップ厚 400 µm *2
サンプル形態 ダイシング後のベアチップ *2
サンプル数 40個 *2
標準納期 3ヶ月 (データ締め切りからベアチップ納入まで)
試作事例 耐圧30 Vまでの高耐圧デバイスを利用したIC
  • FETのプリドライバー
  • 高耐圧スイッチ
動作電圧5.5 VまでのミックスシグナルIC (Logic: 10Kゲート程度)
  • RTL設計
  • センサーAFE
  • 3V系アナログIC
  • *1 :PDK, IP情報の提供に関してはNDAをご締結いただきます。
  • *2 :オプションがございます。当社にお問い合わせください。

プロセス

Feature / Process 0.6 µm (RIS600) 0.35 µm (RIS350)
Max. Operating Voltage for LV core Tr. (Typ) 5.5 V (5 V) 3.6 V (3.3 V) / 6.5 V (6 V)
Multi Vth (Low, Dep) Y Y (Low Vth のみ)
20 V Transistor Option Y (いずれか1種類を選択可能) (高耐圧無し)
30 V Transistor Option (高耐圧無し)
V-PNP Y Y
Triple Well Y (5 V Tr.) Y (3.3 / 6 V Tr.)
High Resistivity Polysilicon Y (いずれか1種類を選択可能) Y
Low TC Polysilicon Y
PiP Capacitor (PiP無し) Y
Laser Trimming Technology Y Y
Number of Metal Layers 3 3
Buffer Coat (PBO) Y Y

ご利用の流れ

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プロセスエンジニア、CADエンジニア、設計エンジニアが必要に応じて直接お客様のご要求を伺い、最適な情報を提供します。

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